本文来自微信公众号：芯潮IC（ID：xinchaoIC），作者：十巷，原文标题：《摩尔定律，枯木逢春？》，题图来自：视觉中国
最近一段时间以来，摩尔定律一直处于“薛定谔的摩尔定律”状态，在英伟达和英特尔这两个行业巨头的讲话中，更是在“死了”和“没死”之间反复横跳。
摩尔定律是否已经走到尽头，是近10年来一直被讨论的话题。
1965年初，戈登·摩尔（题图人物）表示集成电路上可容纳的元器件数量约18个月便会增加一倍，后在1975年将这一定律修改为单位面积芯片上的晶体管数量每两年能实现翻番。
这便是影响后世至今的“摩尔定律”。
作为半导体行业的“黄金定律”，摩尔定律一直指导着芯片开发。但是随着芯片工艺升级速度的放缓和成本的快速提升，围绕在这一定律身上的争议不断扩大。
面对摩尔定律的“信任危机”，英特尔CEO帕特·基辛格表示，至少在未来十年里，摩尔定律“依然有效”。
而英伟达创始人黄仁勋却表达了截然相反的观点。黄仁勋在一场采访中表示，对于芯片行业来说，以类似成本实现两倍业绩预期已成为过去，蛮力加晶体管的方法和摩尔定律的进步基本上已经走到了尽头，“摩尔定律结束了”。
两大芯片巨头对于摩尔定律的分歧，展现了当下芯片行业对于技术演进方向的不确定性。即便实现了晶体管堆积数量的增加，但是成本的飙升开始让越来越多的企业停下对先进制程的追逐，思考摩尔定律本身的合理性。
对此，业界也开始向更多方向进行探索，新架构、新集成、新设备、新材料逐渐成为颠覆创新的焦点，通过拓展新的技术路线来提升芯片性能，为摩尔定律寻找“续命”的新方法。
GAA架构
如今最先进的芯片制程已经达到5nm，借助于EUV光刻等先进技术，头部公司还在向3nm甚至更小的节点演进。
近两年是台积电与三星竞争最激烈的两年，在先进制程上打得不可开交。
台积电南京厂总经理罗镇求曾表示：“目前为止，我们认为3nm、2nm，甚至1nm都没有什么太大问题。”可如果严格按照摩尔定律，台积电应当在2020年第二季度量产5nm，今年6月份就应该看见3nm的量产。
三星则更加激进，每隔几个月就发表一篇论文，声称再次突破了摩尔定律的颠覆性技术。
但现实是，两边的预期都没有得到兑现。
尽管芯片制造商在先进制程上有所放缓，但在晶体管缩放技术上进一步探索，例如采用新一代GAA工艺，成为“延续摩尔定律”的主要方法之一。
GAA——（Gate-All-Around FET），又称全环栅场效应晶体管，是一种晶体管搭建的结构方式，是用栅极包住两边的沟槽鳍片的结构，被认为是“延续摩尔定律的关键技术”。
与此前使用FinFET的芯片相比，新产品采用芯片面积更小、电耗减少、性能提升的GAA技术，在技术层面意义重大。为了追赶台积电，三星电子在2020年就全力投入GAA架构，旨在3nm节点超越台积电（台积电目前计划2nm节点上才导入GAA架构）。
回顾晶体管的演化历程，半个世纪以来，晶体管持续通过按照摩尔定律不断缩放特征尺寸，降低制造成本，并提高电路性能，晶体管技术经过了Planar FET到FinFET再到GAAFET的过程。
Planar FET：传统的平面晶体管（planar FET）是通过将栅电极放置在沟道区的顶部来形成的，从而有效地使器件在二维平面中导电。
FinFET：随着栅极长度的增加，沟道电荷的栅极可控性受到了限制。因此引入了 FinFET 架构以进一步允许特征尺寸缩放。在 FinFET 中，沟道的三个侧面被栅电极包围。通过增强沟道电荷的栅极可控性，在更小的占位面积上实现了改进的性能、减少的漏电流和栅极长度的缩放。由于这些优势，FinFET 允许从 14 纳米及以上的技术成功扩展。
GAAFET：然而，工作电压的进一步缩放一直极具挑战性。为了克服这一限制，引入了在通道的所有四个侧面都具有栅极电极的全栅极（GAA）晶体管。这允许在降低运行功率的情况下显着提高性能，从而推动新的基于 CMOS 的技术的发展。
在PPA提升方面，与三星5nm工艺相比，其第一代3nm GAA工艺可以使芯片功耗降低45%，性能提升23%，面积减少16%；而未来第二代3nm工艺则使功耗降低50%，性能提升30%，芯片面积减少35%。
GAA结构大幅度增强了栅极的控制能力，能够让晶体管继续缩小下去而不漏电，在不改进光刻技术的情况下增加晶体管密度，这也是延续摩尔定律的关键所在。
先进封装
当通过缩小晶体管特征尺寸实现的经济学和性能推动力受阻后，封装技术成为摩尔定律的新拐点。
曾经，传统封装在半导体产业链中是个并不起眼的环节。随着芯片更高集成度、良好电气性能、较小时序延迟、较短垂直互连等的需求，封装技术从2D封装向更高级的2.5D和3D封装转变。
简单来说，封装能够减少芯片间的凸点间距，增大凸点密度。整体的密度越大，实际上也代表着单位面积上晶体管数量越密。所以说，封装虽然和摩尔定律没有直接关联，但却又影响着摩尔定律的发展。
在摩尔定律发展趋缓的大背景下，通过先进封装技术来满足系统微型化、多功能化，成为集成电路产业发展的新趋势。
具体来看，先进封装的优势一方面在于优化连接方式，实现更高密度的集成；另一方面，更容易地实现异构集成，即在同一个封装内集成不同材料、线宽的半导体芯片和器件，从而充分利用不同种类芯片的性能优势以及成熟制程的成本优势。
其中，WLP（晶圆级封装）、SiP（系统级封装）、3D IC以及Chiplet等是当前业内主流的先进封装类型。
WLP：晶圆级封装与传统封装不同点在于切割晶圆与封装的先后顺序。传统封装工艺步骤中，封装要在裸片切割分片后进行，而晶圆级封装是先进行封装再切割。晶圆级封装能明显缩小芯片封装后的大小，契合了消费类移动设备对于内部高密度空间的需求。此外还能提升了数据传输的速度与稳定性。
SiP：SiP可与SoC芯片相对应，SiP与SoC的本质区别在于功能分块的实现方式不同。SoC芯片是从设计角度出发，将系统所需的功能区高度集中到一颗芯片上，功能的实现通过IP核实现；而SiP是从封装的角度出发实现功能分区和系统集成，具体来看，SiP是将多个具有不同功能的有源电子元件、无源器件及其他器件构成一个系统或子系统，并将多个系统组装到一个封装体内部，使其成为一个可以实现一定功能的单体封装件。
3D IC：通过3D堆叠技术可以扩大芯片的容量、提升传输带宽，同时由于堆叠中引线的减少，大大降低了消芯片中因数据传输造成的不必要的能量损耗。当前，随着高效能运算、人工智能等应用兴起，加上用于提供多个晶圆垂直通信的TSV技术愈来愈成熟，可以看到越来越多的CPU、GPU和存储器开始采用3D堆叠技术。
Chiplet：Chiplet是将单颗SoC芯片的各功能区分解成多颗独立的芯片，并通过封装重新组成一个完整的系统。与SoC芯片相比，采用Chiplet模式的优势有：单颗芯片面积较小，可提高制造良率；可实现异构集成，Chiplet的本质是硅片级别的IP复用。
我们重点来介绍一下当前业内火热的Chiplet，这一技术通常被称为“粒芯”或“小芯片”，它将复杂功能进行分解，然后开发出多种具有单一特定功能，可互相进行模块化组装的“小芯片”。
简单来说，Chiplet技术就是像搭积木一样，把一些预先生产好的能实现特定功能的芯片裸片（die）通过先进的集成技术封装在一起，形成一个系统级芯片（SoC）。从这个意义上来说，Chiplet就是一个新的IP复用模式，未来以Chiplet模式集成的芯片会是一个“超级”异构系统，可以为AI计算带来更多的灵活性和新的机会。
摩尔定律如果继续依靠传统的“微缩”路线从经济上来说其实已经难以为继，单个芯片上集成更多的晶体管虽然从技术上来说依然可行，但成本已经大到无法接受。其中，先进制程的良率问题是让流片成本居高不下的主要因素之一。
因此，将大裸片“切”成Chiplet是有效提升单个晶圆良率的必由之路，也是让摩尔定律可以持续的主要方法之一。Chiplet技术不但可以提升良率，还可以通过复用成熟的Chiplet进一步降低设计成本和风险，让单颗芯片内部晶体管数量持续增加的同时成本依然可以接受。
Chiplet给全产业链提供了新的发展机遇：
芯片设计企业能够通过利用“硅片级IP”减少流片费用，降低芯片设计门槛；
IP授权商有升级为Chiplet供应商的机会，从而提升IP的价值并有效降低芯片客户的设计成本，缩短研发周期，从而加速芯片Time to market 时间；
芯片制造与封装环节标准化程度大大提升，能够通过增设定制化服务以Chiplet取代传统ASIC模式，降低生产验证周期，提升晶圆厂和封装厂的产线利用率；
标准与生态方面，Chiplet的普及将提高全产业链的标准化程度，有望建立起可互操作的组件、协议和软件生态。
截至目前，已有许多半导体业者采用Chiplet方式推出高效能产品。
包括英特尔、AMD、华为在内的多家芯片巨头企业都曾表明或已经在产品中导入Chiplet设计。AMD今年3月推出了基于台积电3D Chiplet封装技术的第三代服务器处理芯片；苹果也推出了采用台积电CoWos-S桥接工艺的M1 Ultra芯片。
同时，地平线、壁仞科技等本土大算力芯片公司也表达了对Chiplet的兴趣或推出了相关产品；芯原和芯动科技等IP供应商已推出实质的接口IP，对Chiplet跃跃欲试。
据Omdia预计，2024年Chiplet市场规模将达到58亿美元，2035年则将超过570亿美元，Chiplet市场规模将迎来快速增长。
包括Chiplet在内，前后道头部厂家纷纷抢滩，先进封装成了必争之地。
其中，台积电从CoWoS、InFO到SoIC，已经累积丰富的先进封装经验，形成了3D Fabric平台。透过绑定先进制程，提供先进制程代工到先进封装的一条龙服务，主要产品类别为HPC高性能运算与高端智能手机芯片。
英特尔发展先进封装技术为Intel IDM 2.0策略中关键的一环，陆续推出了2.5D封装的嵌入式多芯片互连桥接（EMIB）技术、3D堆叠的Foveros技术，以及整合2.5D与3D封装的共嵌入式多芯片互连桥接Co-EMIB技术。
存储大厂三星能提供存储芯片堆叠异构整合封装服务，包括其在2020 IWLPC中展示的存储芯片堆叠（Memory Stack）异构整合技术，以及其“X-Cube”3D封装技术，包含把存储芯片与其他芯片整合，以及硅穿孔、微凸块等关键技术。
回看国内，本土封测头部厂家通过自主研发和兼并收购，已基本形成先进封装的产业化能力，并在关键技术上（如Bumping、Flip-Chip、TSV和2.5D/3D堆叠技术等）实现了与国际领先企业对标的能力。以长电科技、通富微电、华天科技为代表的国内企业在推进高端先进封装技术更加成熟的基础上，继续提升BGA、PGA、WLP和SiP等先进封装形式的产能规模。
设备：0.55 NA EUV光刻机
回望摩尔定律发展历程，让晶体管沟道进一步缩短，突破物理极限也曾先后经历多个瓶颈。其中，设备的物理限制就是其中的重要因素之一，到193nm节点以后，受到光刻技术限制，在45nm~32nm节点下产生了浸没工艺，16nm~10nm下产生了多重曝光工艺，7nm以后则引入了极紫外线（EUV）工艺。
随着EUV光刻被引入大批量制造，光刻技术路线图经历了“惊人的推动”。
EUV光刻机巨头ASML表示：“我们认为当前版本的EUV将可扩展到2nm，甚至可能更远的节点，但要超越这一点，将需要下一版本的EUV光刻机，具有高数值孔径的EUV和系统平台。”
目前，最先进的芯片是5/4nm级工艺，使用的是ASML的Twinscan NXE：3400CEUV光刻系统，具有0.33数值孔径（NA）光学，提供13nm分辨率。但随着工艺节点的不断演进，不断逼近物理极限的晶体管加工早已让现有的光刻技术“不堪重负”，缩放效应遇到了元件物理的瓶颈。
对于3nm后的节点，ASML及其合作伙伴正在研究一种全新的EUV工具——Twinscan EXE：5000系列，具有0.55 NA（High-NA）透镜，能够达到8nm分辨率，可以避免3nm及以上的多图案。High-NA不仅需要新的光学设备，还需要新的光源，甚至需要新的晶片来容纳更大的机器，这将需要大量的投资。
据ASML消息，0.55NA的新一代EUV光刻机将于2024年交付。
此外，ASML 首席技术官 Martin van den Brink 认为，经过数十年的光刻技术创新，高数值孔径 EUV可能会成为终点。
电气电子工程师学会发布的最新《国际设备和系统路线图》也显示，EUV的潜力将在2028年前后被挖掘殆尽，看不见EUV的替代者。
光学技术，未来一片“乌云”，以电子束光刻和X射线光刻为例，虽然可以制造更小尺寸的结构，但这项技术美国、欧洲、中国多个团队搞了很多年，都无法应用在大规模生产中。
可以说，EUV之后再无光刻。
虽然EUV光刻或将走到尽头，有幸的是，材料依旧有可挖掘潜力。
硅光芯片
其中，硅光技术就是延续摩尔定律的发展方向之一。目前的半导体行业面临着制程工艺的瓶颈，随着先进制程往3nm、2nm推进，晶体管尺寸已逼近物理极限，国内外半导体龙头大厂纷纷寻找“出路”。目前来看，硅光技术是未来路线之一。
所谓硅光技术，是以硅和硅基衬底材料作为光学介质，通过CMOS兼容的集成电路工艺制造相应的光子器件和光电器件，并利用这些器件对光子进行发射、传输、检测和处理，以实现其在光通信、光互连、光计算等领域中的实际应用。
硅光技术的核心理念是“以光代电”，采用光子代替电子信号传输数据，将光学器件与电子元件整合至一个独立的微芯片中，大大提升芯片之间的连接速度。后摩尔时代，光子芯片因其功耗低、低时延、具有高运算速度，且不易收到温度、电磁场和噪声变化的影响等优良特性，而被业界寄予厚望。
从制造工艺上来看，光子芯片和电子芯片虽然在流程和复杂程度上相似，但光子芯片对结构的要求较低，一般是百纳米级。因此，光子芯片降低了对先进工艺的依赖。
阿里达摩院发布的2022十大科技趋势中，硅光芯片是其预测的趋势之一。随着云计算与人工智能的大爆发，硅光芯片迎来技术快速迭代与产业链高速发展。达摩院预计未来三年，硅光芯片将承载绝大部分大型数据中心内的高速信息传输。
华西证券认为，在后摩尔时代，硅光技术成为降低I/O功耗、提升带宽的必要措施。硅光子是确定性的技术发展趋势，海内外巨头公司瞄准硅光赛道收并购频发。目前硅光领域并购集中在通信领域，在非通信市场的增长空间巨大，后续基于硅光的激光雷达、可穿戴设备、AI光子计算等领域会相继爆发。
在此趋势下，硅光技术呼声渐涨，越来越多的企业进入硅光芯片的赛道。据市调机构Yole预估，硅光子模块市场将从2018年的约4.55亿美元，增长到2024年的约40亿美元，年复合成长率达44.5%。
其他材料
新材料对于制程技术的发展十分重要，制程密度越高，其承受的量子物理现象也就越难掌控，而更重要的是，晶体管设计必须让电子以设计者想要的方向跑，传统的硅其实在微缩的过程中已经遇到过很多问题。因此，随着摩尔定律逐渐失效，寻求硅以外的替换材料成为行业的一大方向。
台积电和美国麻省理工学院开发了金属铋的应用，有望解决半导体材料高电阻、低电流的问题，是台积电1nm工艺实现突破的关键一步。
首先由麻省理工学院团队发现在二维材料上搭配半金属铋的电极，能大幅降低电阻并提高传输电流；随后台积电技术研究部门将铋沉积制程工艺进行优化，台大团队并运用氦离子束光刻系统将元件通道成功缩小至纳米尺寸，终于获得这项突破性的研究成果。
台大电机系暨光电所吴志毅教授说明，这项研究发现，在使用铋为接触电极的关键结构后，二维材料电晶体的性能不但与硅基半导体相当，又有潜力与目前主流的硅基制程技术兼容，实有助于未来突破摩尔定律的极限。虽然目前还处于研究阶段，但该成果能替下一代芯片提供省电、高速等绝佳条件，未来可望投入人工智能、电动车、疾病预测等新兴科技的应用中，民众都能受惠。
此外，碳纳米管也被看作一个有希望的替代品。碳纳米管具有加工温度低、工作速度快、功耗低、更易实现三维异构集成等优势，有可能成为后摩尔时代集成电路的颠覆性技术之一。国际半导体技术路线图很早就认为，碳纳米管是未来最理想的电子学材料。
而今年3月，清华大学集成电路学院教授任天令团队以单层石墨烯作为栅极，打造出了一种“侧壁”晶体管，创下了0.34nm栅极长度的纪录。
晶体管作为芯片的核心元器件，更小的栅极尺寸能让芯片上集成更多的晶体管，并带来性能的提升。此项纪录原有的保持者是斯坦福大学在2016年用碳纳米管造出1nm栅极长度晶体管。任天令指出，这可能是摩尔定律的最后一个节点。在未来，人们几乎不可能制造小于0.34nm的栅极长度。
另一边，美国普渡大学的研究人员还找到了另一种方法：将原子层沉积技术用于氧化铟基晶体管，开发出面积更小、性能更高的晶体管的方法。
可以看到，随着硅基半导体已逼近物理极限时，世界各地的研究人员都在不断寻找延长摩尔定律的新材料和新方法。
虽然已取得一些收获，但大部分新技术都还存在一定的技术难点，取代硅成为新兴半导体材料一事，目前来看还处于“只听楼梯响，不见人下来”的阶段。
结语
2015年，摩尔定律50周年之际，早已退居幕后的戈登·摩尔接受采访时直言：“摩尔定律不会永远持续下去。”
这不难理解，因为摩尔定律从来不是什么自然规律，不是什么物理定律，甚至用摩尔自己的话说，他最初投稿给《电子学》杂志时候，认为这个杂志就是一个没人看的刊物，而这个定律只是他根据自己的经历随便推测的一个趋势。
摩尔定律后来真正成为芯片行业的“定律”，其实是因为它定义了这个行业的商业成功与技术进步之间的关系。归根结底，我们对摩尔定律的着迷从来都不是晶体管的密度，对于大多数人而言，摩尔定律更多的是关于我们对技术进步的期望。
因此，不管未来是否仍继续遵循摩尔定律，芯片行业发展的最终落脚点仍是在有限的空间中实现更强的性能和更低的功耗。
这也是上述产业链各界不断探索各类新技术、新方法的初衷，是集成电路行业着眼于半导体结构、设备、材料和工艺，关注封装互连技术对晶体管的影响，以及不断有新技术涌现出来，致力于未来破局的关键。
如果大家都相信摩尔定律能够发展下去，那么它或许仍然能够以一定的节奏延续。
如果摩尔定律已走到尽头，但我们非常想要它，我们还会找到一个新的“摩尔定律”。
本文来自微信公众号：芯潮IC（ID：xinchaoIC），作者：十巷