本文来自微信公众号：半导体行业观察 （ID：icbank），作者：L晨光，原文标题：《Chiplet，迈出重要一步！》，题图来自：视觉中国


近年来，Chiplet俨然已成为芯片行业进入下一个关键创新阶段，并延续“摩尔定律”的一个绝佳技术选择。


AMD、台积电、英特尔、Marvell等芯片巨头凭借敏锐的嗅觉以及强劲的技术实力，纷纷入局。Chiplet的新赛道下，从这些芯片巨头们各自为战，到向行业标准化“靠拢”，处处暗流涌动。


近日，联发科联合英伟达，以及“硅仙人”Jim Keller与LG公司的再次探索，是否预示着Chiplet将迈出重要一步？“小芯片商店”的梦想又还有多远呢？


Chiplet为何站上风口？


当前，随着芯片工艺制程节点的持续演进，短沟道效应以及量子隧穿效应带来的发热、漏电等问题愈发严重，追求经济效能的“摩尔定律”日趋放缓。


先进制程下高昂的芯片研发、制造费用也给Fabless公司带来了巨大的成本压力与投资风险，这迫使人们寻求性价比更高的技术路线来满足产业界日益增长的对芯片性能的需求。


在此背景下，产业开始转向以先进封装为代表的新赛道，伴随着先进封装而出现的第一个新概念就是Chiplet，业内又称芯粒或小芯片。


传统上，为了开发复杂的SoC产品，供应商需要设计一种将所有功能集成在同一芯片上的芯片。在随后的每一代中，芯片的功能数量都急剧增加，尤其是在最新的7nm、5nm、3nm节点上，成本和复杂性飙升。


而Chiplet的原理是将原本一块复杂的SoC芯片，从设计时就按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的工艺制程进行制造，再将这些模块化的裸片互联起来，通过先进封装技术，将不同功能、不同工艺制造的Chiplet封装成一个SoC芯片。



由于分解后的芯粒可以分离制造，可以采用不同的工艺。对于工艺提升敏感的模块如CPU，可以采用先进制程生产，而对于工艺提升不敏感的模块比如IO部分，则可以采用成本较低的成熟制程制造，以此来降低成本。


简单来讲，Chiplet旨在将大芯片“化整为零”，单颗Chip本质上是IP硬件化，Chiplet封装可以看作是多颗硬件化的IP的集成。后续Chiplet芯片的升级，可以选择仅升级部分IP单元对应的Chip，部分IP保留——从而实现一种新形式的IP复用，既可以借助生产规模获得更低成本，还能够大幅缩短产品上市周期。


据Omdia报告，预计到2024年，Chiplet市场规模将达到58亿美元，2035年将超过570亿美元，市场规模将迎来快速增长。 


2018~2024年Chiplet市场规模趋势（图源：Omdia）


UCIe，貌合神离


虽然上面的方式听起来十分理想，但各个独立的裸片在带宽、互操作性和数据完整性方面具有很大差异，目前只有那些拥有足够资源来支持裸片间定制互连开发的大公司在采用这种技术。


从Chiplet市场进展来看，AMD、台积电、英特尔、英伟达等芯片巨头厂商嗅到了这个领域的市场机遇，近年来开始纷纷入局Chiplet。


AMD最新几代产品都极大受益于“SiP+Chiplet”的异构系统集成模式；英特尔推出了其首个基于Chiplet设计的第四代至强可扩展服务器处理器Sapphire Rapids；苹果发布的M1 Ultra芯片，通过Chiplet封装方案将两个M1 Max芯片互连，以实现更高的性能以及更经济的方案；Marvell自2016年以来一直使用Chiplet设计其网络处理和通信芯片；Intel Foundry Services正在为基于芯粒的数据中心客户定制系统……


科技巨头的动态和布局，无一不反映着如今Chiplet技术正在得到行业内的认可和重视。Chiplet俨然已成为各芯片厂商进入下一个关键创新阶段并打破功率-性能-面积（PPA）天花板的一个绝佳技术选择。


然而，虽然有诸多优势加持，但与所有新技术一样，Chiplet也面临不少挑战，受限于不同架构、不同制造商生产的die之间的互连接口和协议的不同，设计者必须考虑到工艺制程、封装技术、系统集成、扩展等诸多复杂因素。同时还要满足不同领域、不同场景对信息传输速度、功耗等方面的要求，使得Chiplet的设计过程异常艰难。


Chiplet能否成为一种新的IP产品和商业模式，甚至拯救摩尔定律的救星，关键就在于业界能否达成统一的Chiplet互联标准，建立起来一个开放和标准化的Chiplet生态。


从上述采用Chiplet技术的厂商来看，所有这些公司都是依赖企业内部的芯粒来实现的，本质上是分解的SoC。


在这个过程中，众多的芯片厂商都在推自己的互联标准，比如Marvell在推出模块化芯片架构时采用了Kandou总线接口；英伟达用于GPU的高速互联NV Link方案；英特尔免费向外界授权的AIB高级接口总线协议；台积电和Arm合作推出的LIPINCON协议；AMD也有Infinity Fabrie总线互联技术，以及用于存储芯片堆叠互联的HBM接口等等。


可以看到，这些芯片巨头们在积极探索Chiplet技术，但同时大家又各自为战，推动自己的高速互联协议标准。有业内专家指出，不同工艺、功能和封装的芯片之间没有统一的通信接口，会造成严重的资源浪费。


目前市面上一些现有互联标准对比如下：



在当前众多Chiplet互联标准中，开放计算项目（OCP）发起的BoW和Intel提出的UCIe吸引了很多高科技领域头部企业积极参与和投入。


BoW，全称Bunch of Wires，是一种适合Chiplet和芯片级封装互联的简单物理接口架构，起初是针对数据中心计算、通信和网络需求的短距离互联解决方案，后来被OCP下属的开放特定域架构（ODSA）工作组采纳为用于连接同一封装内近距离裸片互联的接口协议。


跟服务器板卡之间的互联不同，芯片封装内多个裸片的互联环境相对稳定，因为距离短，信号衰减小，因此互联设计可以比较简单。其实，BoW接口设计的初衷就是要实现低实施成本、兼容不同IC工艺节点，并可灵活支持各种封装技术凸凹间距，从而满足复杂芯片的低功耗、低延迟和高吞吐量要求。


据OCP/ODSA介绍，BoW应用于Chiplet互联时具有如下优势：


  • 比现有并行标准更高的数据速率；

  • 适用于传统的低成本压层衬底封装及更高密度的硅interposer封装；

  • 比采用传统的SerDes链路设计更容易实现；

  • 兼容混合凸凹间距的封装情况。


此外，由Intel提出的通用Chiplet互联标准（UCIe）在很短时间内就引起了业界广泛关注。UCIe全称为“UniversalChiplet Interconnect Express”，旨在芯片封装层面确立互联互通的统一标准，以帮助在整个半导体行业建立一个开放的小芯片生态系统。


UCIe是一种分层协议，它指定了物理层、die-to-die适配层和协议层：


  • 最上端的协议层：通过基于流量控制单元（FLIT）的协议实现，确保最大效率和最低延迟，并支持多个主流协议，包括PCIe、CXL以及用户定义的流协议。


  • 中间的D2D适配层：用于对协议进行仲裁与协商，以及通过裸片间适配器进行连接管理。基于循环冗余检查（CRC）和重试机制，该层还包括可选的错误纠正功能。


  • 最下面的物理层（PHY）：规定了与封装介质的电气接口，是电气/模拟前端（AFE）、发射器/接收器以及边带通道在两个裸片之间进行参数交换与协商的层级。逻辑PHY可实现连接初始化、训练和校准算法，以及测试和修复功能。


UCIe标准的推出对行业带来的最大影响在于，促进Chiplet从“清谈”向“实操”迈进，从“各家各户自说自话”向“组队厮杀迈进”。巨头们正在合力搭建起了统一的Chiplet互联标准，让终端使用者打造SoC芯片时，可以自由搭配来自多个厂商生态系统中的小芯片零件，这将加速推动开放的Chiplet平台发展，并横跨x86、Arm、RISC-V等架构和指令集。


上文提到，目前几乎所有这些基于小芯片的设计的共同点是它们都是在一家公司内完成的。但理想的情况是，每个人都希望能够带着他们的超市购物车去小芯片商店（Chiplet store），从货架上挑选他们想要的小芯片，然后能够组装一个系统级封装（SiP）来工作。


随着Chiplet逐步发展，未来来自不同厂商的芯粒之间的互联需求或将持续提升。因此，在技术成熟和形成商业潮流之前，行业厂商需要搭起一座Chiplet互联接口标准化的“桥梁”。 


但从行业现状来看，无论是BoW还是UCIe，仿佛都还未能承担起这个“桥梁”的角色，小芯片商店的梦想还很遥远。


对此，电子科技大学黄乐天副教授向半导体行业观察表示，一方面，UCIe标准最初由英特尔提议并制定，后开放给业界组建联盟。


但在UCIe标准中英特尔的背景太重，类似于英特尔做一整套方案的80%，其他人根据英特尔开放出来的加速器接口、UCIe接口等做剩下20%的工作，英特尔想要成为“Chiplet时代”的Arm，或者说在Chiplet时代重塑PC时代X86处理器+芯片组+外围板卡的模式。试图围绕其核心处理器基本系统之外形成异构加速器Chiplet设计生态，吸引其它厂家设计的专用加速器或领域专用处理器以Chiplet的形式和其Chiplet形态的CPU生态系统进行融合。


另一方面，UCIe的推出并不完美，至少部分问题在于互连标准从未真正完成。黄乐天副教授表示，UCIe目前的定位是连接加速器、IO Die等Chiplet，比较类似于Chiplet版本的PCIe接口。而 Chiplet系统内部不只有加速器和IO Die，核心的主处理器与主处理器之间，主处理器与存储器之间的连接不在UCIe的视野之内。同时Chiplet间的数据交互和相互操作等，需要的是一整套的协议栈，很多内容在UCIe并未规定的。


反而是在Intel近期重点推出的CXL标准中有完整的解决方案。CXL可用于更高级的低延迟/高吞吐量连接，如内存、I/O以及GPU和ASIC等加速器、缓存。UCIe更像是为在Chiplet时代兼容和支持CXL的一种模式。



因此，在这种模式和企图下，虽然UCIe有大量的厂家参与。但厂商并不会全身心地投入到现有标准之中，而是将会将很大一部分精力放在围绕自己的产品和技术再建立一个新的协议标准上，跑马圈地出自己的一个小生态，形成“占山为王”的态势。


比如近日联发科宣布将开发集成英伟达GPU芯粒的汽车SoC，搭载英伟达AI 和图形计算 IP，该芯粒支持互连技术，可实现芯粒间流畅且高速的互连互通。以及Jim Keller的公司Tenstorrent和LG宣布，双方正在合作构建新一代RISC-V架构的AI和视频编解码器Chiplet，以潜在地为LG未来的高端电视和汽车产品提供动力。


这两项合作，无疑是行业厂商在围绕第三方芯粒供应商方面的尝试和探索，释放出业内正在围绕各自标准积极探索的信号。小芯片商店的梦想仿佛近了一步。


综合来看，现阶段Chiplet发展必然存在多条技术路线并行的情况，如何定义一个行业中大家互相都认可的标准化协议很复杂。至少当前还没有一种互连标准和技术可以满足行业“通用”的需求。


展望未来，谁能率先在Chiplet商业上取得成功，谁就有可能主导行业标准。黄乐天表示，很多行业标准和协议其实都不是大家一起制定出来的，多种标准并存最终靠的是胜者为王。即谁能在“乱世”中脱颖而出，能在商业竞争中率先跑出来谁就是标准。


然而，相比之下，国内企业在Chiplet方面进展较慢。黄乐天把Chiplet分为三个阶段：


  • 为了降成本、提升良率，把大芯片切小；

  • 企业内部形成芯粒系列化，内部形成IP复用，以系列产品的形式做套片复用；

  • 通过积累芯粒库，实现不同厂商之间芯粒通用，形成完善的设计方法学和流程。


而国内之所以发展较慢，原因在于目前本土企业几乎都还没有能力做到第二阶段，就想直接跟国外厂商的第三阶段对标，想要达到行业巨头还未实现的愿景。固然第三阶段对于缓解目前我国面临的困难有极大意义，但拔苗助长并不可取。国内厂商还需要耐下心来一步步走完该走的路程。


因此，黄乐天建议国内的从业者多干实事少喊口号，少谈想法多搞实务，先走出一条路子来。如果想“弯道超车”，就要敢于下决心进行大投入，扶持国内头部企业形成具备产业化能力的商业联盟实现突破。


互联标准之外，Chiplet仍挑战重重


解决互联标准只是第一步。技术层面，Chiplet 还面临着来自芯片测试、软件配合、责任划分等多个方面的挑战。 


芯片测试：对于Chiplet来说，将一颗大的SoC芯片拆分成多个芯粒，相较于测试完整芯片难度更大，尤其是当测试某些并不具备独立功能的Chiplet时，测试程序更为复杂。因此，在每个芯片进入组装过程之前对其进行彻底测试非常重要。这些裸片被称为KGD，即Known Good Die。


有业内专家表示，以目前芯片复杂程度与更复杂的封装等，需要相对应测试技术，这就像闭眼在森林中跑步一样，会非常困难。众多芯粒的测试需要在晶圆阶段完成，这就需要更多的探针来同时完成测试。特别是对于3D IC来说，其内部就是一个“黑盒子”，测试探针只能通过表面的一些点来获取有限的数据量，这也给对于3D IC的分析测试带来了很大的挑战。


同时，为了提升合封后的整体良率，Chiplet集成也对测试和质量管控提出了更高的要求，包括互连线路的信号质量验证、互操作性功能验证、测试覆盖率等考虑，此外也对晶圆级CP与Chiplet合封后成品FT测试流程和测试设备提出更高挑战。


系统设计复杂度：对于芯片设计来说，虽然无需再去设计复杂的大芯片，但是将SoC分解Chiplet化，并将其整合到一个2.5D/3D封装当中，会带来系统复杂度的大幅提升，在系统设计方面存在较大挑战。


相对于原有的2D单芯片来说，Chiplet与2.5D/3D封装结合，其内部各个芯粒可能采用的是不同的制程工艺，不同架构，同时还需要加入高速互联总线，接口IP、HBM内存，各个模块可能还需要用到不同的材料进行互联。因此，在芯片设计的时候，就需要将内部封装的各个模块看成一个整体的系统，需要一开始就要考虑到整个系统层级的设计和优化。


EDA工具等软件配合：Chiplet的设计制造需要EDA软件从架构到实现再到物理设计全方位进行支持，另外各个Chiplet的管理和调用也需要业界统一的标准。目前，Chiplet技术缺乏相关的EDA工具链，以及完整且可持续性的生态系统。


责任划分和安全方面：商业小芯片增加了另一个棘手的问题，即当观察到意外或出错时由谁负责？或者不是小芯片的问题，如果基板或物理互连有缺陷会怎样？一个供应商不信任另一个供应商的流程。来自不同工艺的小芯片将具有不同的热膨胀系数，从而导致热应力或机械可靠性问题。


Chiplet技术面临着多种相互影响的挑战，这像是一个“打地鼠”游戏，刚解决了一个问题，它就又会带来了另一个领域的问题。


技术层面挑战之外，用户需求和Chiplet分工不明确、尚未建立规模经济的正向循环等不确定因素，也可能会导致供给侧不足，缺乏稳定多样的Chiplet供给等问题出现，多重困扰下，Chiplet需产业界一起来共同努力，共建生态繁荣。


尽管存在各种挑战，但从行业厂商的动态和布局来看，Chiplet的未来似乎仍充满希望。


写在最后


Chiplet技术的发展和兴起，既是技术发展需要，也是经济规律的驱动。


更为诱人的是，通过构建Chiplet生态有望解决当前芯片产业面临的“昆虫纲悖论”。


昆虫纲悖论是指当前物联网、人工智能等应用可能像昆虫一样数量繁多，但是单种应用数量不大，加之现今硬件设计趋于专用化，使得“又慢又贵”的传统芯片设计方法难以通过走量的方式分摊成本。


而Chiplet通过分解手段，将SoC中CPU、加速器等资源解耦，甚至将同种资源也拆分为更细粒度的模块，使得Chiplet能够在多种设计中重用。在Chiplet生态中，用户可以根据自己的需求，从各种供货商提供的芯粒中挑选自己想要的芯粒，然后组合为个性化系统。


简而言之，芯片产业正在积极探索Chiplet技术，来平衡这种研发投入上升和出货量下降之间的矛盾。


环顾当下，纵然Chiplet行业当前仍充满挑战，但困难总会被克服，市场也终将从无序走向正轨。


本文来自微信公众号：半导体行业观察 （ID：icbank），作者：L晨光