本文来自微信公众号：半导体行业观察（ID：icbank），原文标题：《晶体管发展历程回顾》，题图来自视觉中国。编译自design-reuse，作者：By Pavan H Vora, Ronak Lad (Einfochips Pvt. Ltd.)。
1958年，德州仪器（TI）使用两个晶体管制造了第一台集成电路触发器。今天的芯片包含超过百亿个晶体管。曾经可以支持整个公司会计系统的内存现在变成了一个人们随身携带的智能手机。这种增长规模是由于晶体管的规模不断扩大以及硅制造工艺的其他改进所致。在这个发展过程中，除了工艺继续演进以外，晶体管也做了几次变迁。在即将进入全新一代的晶体管以前，我们来回顾一下前几代晶体管的发展。
历史
真空管的发明推动了电子工业的发展。这些装置将控制真空中的电子流动。但是，在第二次世界大战之后，据观察，由于大量的分立组件，这些设备的复杂性和功耗正在显着增加。结果，设备的性能将持续下降。一个例子是一架波音B-29，它在战争中将由300-1000个真空管组成。每增加一个组件都会降低其可靠性并增加故障排除时间。
1947年这取得了重大突破，贝尔实验室的John Baden，William Shockley和Watter Brattain推出了第一个功能点接触锗晶体管。1950年，肖克利开发了第一个双极结型晶体管（BJT）。与真空管相比，晶体管更可靠，功率效率更高，尺寸更小。晶体管是一个三端设备，可以看作是一个电控开关。其中一个终端用作控制端子。理想情况下，如果将电流施加到控制端子，则该设备将充当两个端子之间的闭合开关，否则将充当断开开关。1958年，德州仪器（TI）的Jack Kilby建立了第一个集成电路，该集成电路由连接在一块硅上的两个双极晶体管组成，从而开启了“硅时代”。早期的IC使用双极结型晶体管。BJT的缺点之一是由于更多的静态功耗而产生的问题。这意味着即使电路不切换也要消耗功率。这限制了可以集成到单个硅芯片中的晶体管的最大数量。
1963年，Fairchild的Frank Wanlass和CTSah推出了第一款逻辑门，其中在互补对称电路配置中使用了n沟道和p沟道晶体管。这就是今天所谓的CMOS。静态功耗几乎为零。
早期的IC使用NMOS技术，因为与CMOS技术相比，NMOS工艺相当简单，价格便宜并且可以将更多设备封装到一个芯片中。英特尔于1971年发布了第一个微处理器。
由于NMOS晶体管的静态功耗要比CMOS高，因此IC的功耗在1980年代成为一个严重的问题，因为成千上万个晶体管被集成到一个芯片中。由于具有低功耗，可靠的性能和高速等特性，CMOS技术将在几乎所有数字应用中采用并取代NMOS和双极性技术。
在接下来的几年里，CMOS的缩放和加工技术的改进推动电路速度的不断提高，以及芯片封装密度和微电子产品的性能成本比的进一步提高。
在这里，我们讨论了Bulk-Si CMOS技术，缩放的必要性和重要性，它们的各种影响以及相关的解决方案。我们还解决了晶体管材料和先进技术节点中使用的任何新材料的物理缩放限制。如今，由于在32nm技术节点下遇到的种种局限性，行业转向SOI和FinFET，取代平面晶体管。
MOSFET器件概述
在这里，我们首先讨论与CMOS核心单元（即MOSFET或简称MOS）有关的基本结构，操作和重要术语。第一个成功的MOS晶体管将金属用作栅极材料，将SiO2（氧化物）用作绝缘体，将半导体用作衬底。因此，该器件被称为MOS晶体管。场效应晶体管（FET）是，栅极通过晶体管导通和截止，电场穿过栅极氧化物。
A. MOS的结构：
根据导电沟道的类型，两种MOS结构是显而易见的：n沟道和p沟道MOS。在这里，我们将仅概述NMOS晶体管，因为两个晶体管本质上是互补的。
MOS晶体管是具有端子漏极，源极，栅极和主体（基板）的4端子设备。图1显示了NMOS的3维结构。NMOS晶体管形成在p型硅基板（也称为主体）上。在器件的顶部中央部分，形成了一个低电阻率的电极，该电极通过绝缘体与主体隔开。通常，具有n型或p型重掺杂的多晶硅被用作栅极材料。在此，二氧化硅（SiO 2或简单地为氧化物）用作绝缘体。通过将施主杂质注入衬底的两侧，形成源极和漏极。在图1中，这些区域用n +表示，表示给体杂质的重掺杂。这种重掺杂导致这些区域的电阻率低。
如果两个n +区域偏置在不同的电势，则处于较低电势的n +区域将充当源极，而另一个将充当漏极。因此，漏极和源极端子可以根据施加到它们的电势互换。源极和漏极之间的区域称为具有宽度W和长度L的沟道，在决定MOS晶体管的特性方面起着重要作用。
B.为什么用多晶硅作为栅极材料？
在半导体工业的早期，金属铝通常用作MOS的首选栅极材料。但是后来，多晶硅被优选作为栅极材料。向多晶硅过渡的两个主要原因如下文所述。
早期的MOS制造工艺始于源区和漏区的定义和掺杂。然后，使用限定了栅极氧化物区域的栅极掩模，该栅极氧化物区域随后将形成铝金属栅极。
这种制造工艺的主要缺点之一是，如果栅极掩模未对准，则会产生寄生重叠输入电容Cgd和Cgs，如图2（a）所示。电容Cgd更有害，因为它是反馈电容。由于米勒电容，晶体管的开关速度会降低。
栅极掩模未对准的一种解决方案是所谓的“自对准栅极工艺”。该过程从创建栅极区域开始，然后使用离子注入创建漏极和源极区域。栅极下方的薄栅极氧化物用作掺杂工艺的掩模，可防止在栅极区域（沟道）下方进一步掺杂。因此，此过程使栅极相对于源极和漏极自对准。结果，源极和漏极不在栅极下方延伸。从而降低Cgd和Cgs，如图2（b）所示。
漏极和源极的掺杂过程需要非常高的温度退火方法（> 8000 * C）。如果将铝用作栅极材料，它将在如此高的温度下熔化。这是因为Al的熔点约为660摄氏度。但是，如果将多晶硅用作栅极材料，它将不会熔化。因此，利用多晶硅栅极可以进行自对准工艺。而对于Al-gate，则不可能，这会导致高Cgd和Cgs。未掺杂的多晶硅具有非常高的电阻率，约为108 ohm / Cm。因此，以降低电阻的方式掺杂多晶硅。
选择多晶硅的另一个原因是MOS晶体管的阈值电压与栅极和沟道之间的功函数差相关。早先，当工作电压在3-5伏范围内时，使用金属门。但是，随着晶体管的缩小，这确保了器件的工作电压也降低了。在这种条件下，具有如此高的阈值电压的晶体管将无法工作。与多晶硅相比，使用金属作为栅极材料会导致较高的阈值电压，因为多晶硅的成分与体硅沟道的成分相同或相似。另外，由于多晶硅是半导体，因此可以通过调节掺杂水平来调节其功函数。
C. MOS的工作原理：
对于MOS晶体管，栅极电压确定在漏极和源极之间是否会发生电流流动。让我们进一步看。当足够正的Vgs电压施加到NMOS的栅极时，正电荷将置于栅极上方，如图3所示。这些正电荷将排斥p型衬底的少数载流子，即来自衬底的空穴，留下产生耗尽区的负电荷受体离子。如果我们进一步提高Vgs，则在某些电势水平下，它甚至会使表面吸引电子。因此，大量电子被吸引到表面。这种情况称为反转，因为p型体的表面通常具有大量的空穴，但是较新的表面具有大量的电子。
漏极至本体和源极至本体保持反向偏置。在图3中，源到体保持零偏置。由于漏极至本体的电势比源极至本体的电势更正，因此漏极至本体的反向偏置更大，导致漏极区下方的耗尽层比源极侧更深。
当施加跨漏极至源极的正电势时，电子从源极流经导电沟道，并由漏极排出。因此，正电流Id从漏极流至源极。
D.热载流子效应：
对于较小的几何器件，电场特别是在漏极附近增加。结果，电子（载流子）获得了大量的能量，称为热载流子。
它们中的一些获得几乎足够的能量，从而导致在漏极附近发生碰撞电离，从而产生新的电子-空穴对。结果，它会引起漏极到身体的电流（I db）。少量热电子可能会穿过氧化物隧穿并通过栅极收集自身。尽管某些热载流子甚至会损坏氧化物，从而导致器件性能下降。
控制短沟道效果
我们在上一节中观察到，如果沟道长度比耗尽区小，那么短沟道效应将变得无法忍受。这限制了栅极长度的进一步减小。为了限制这些影响，应减小耗尽区宽度并相应减小沟道长度。这可以通过增加沟道掺杂浓度或增加栅极电容，或两者兼而有之来实现。栅极电容决定了栅极对沟道的控制。等式1表示可以通过缩放（减小）栅极氧化层厚度来增加栅极电容。已经观察到具有更薄的栅极氧化物的器件具有减小的耗尽宽度，并因此改善了SCE特性。
COX = EOX / TOX (方程- 1)
其中
COX : 栅极氧化物电容，
EOX : 氧化物的电场
TOX :氧化物厚度
在过去的几十年年中，对于英特尔的工艺节点，已经观察到氧化物的比例大致与沟道长度成比例，以限制SCE。
传统缩放的创新
A.移动助推器：应变硅技术
纳米级晶体管中关键的缩放问题之一是由较大的垂直电场引起的迁移率降低。有很多方法可以增强晶体管的性能和迁移率。一种方法是在沟道中使用锗薄膜，因为锗具有较高的载流子迁移率。另一种方法是通过在沟道中引入机械应变来使用应变硅。
应变硅技术涉及使用各种方式对硅晶体进行物理拉伸或压缩，从而增加载流子（电子/空穴）的迁移率并增强晶体管的性能。例如，当沟道受到压缩应力时，可以增加PMOS的空穴迁移率。
为了在硅沟道中产生压缩应变，通过外延生长用Si-Ge膜填充源区和漏区。Si-Ge通常包含20％的锗和80％的硅混合物。Si和Ge原子的数量等于原始Si原子。锗原子大于硅原子。因此，当产生力时，它会推动沟道并提高孔的迁移率。增加半导体的迁移率可改善驱动电流和晶体管速度。
MOS晶体管的应变硅技术于2003年由Intel首次在其90nm工艺技术中使用。在该技术节点中，用于PMOS晶体管的Si-Ge源极漏极结构在沟道中产生压缩应变，从而使电流提高了25％。通过在晶体管周围添加高应力Si 3 N 4覆盖层来引入NMOS应变，可将电流提高10％。
B.减少栅极漏电流：高介电常数
SiO2（氧化物）电介质的厚度应与其沟道长度成比例。65纳米节点需要约2.3纳米（实际为1.6纳米）的有效氧化物厚度（EOT）。但是，如果将氧化物厚度进一步降低到此点以下，则载流子现象的直接隧穿将占主导地位。结果，栅极泄漏增加到不可接受的极限。因此，氧化物的厚度极限约为1.6nm，这是由栅至沟道隧穿泄漏（也称为量子机械隧穿）设置的。
如果我们看方程式1，剩下的唯一选择就是选择具有高介电常数（K）的介电材料，以增加氧化物电容。由于可以使用更厚的介电层，因此我们可以获得较高的栅极氧化物电容。该较厚的层导致较少的载流子隧穿。SiO2的介电常数为3.9。
栅氧化物的突破是在2007年，基于Intel （HfO2）的High-K介电材料是Intel在其45nm大批量生产工艺中首次引入的。material材料的介电常数约为25，比SiO2高6倍。
EOT由等式3给出。等式3表示6nm厚的HfO2提供约1nm的EOT。
EOT = ( 3.9 X TOX ) / K (方程 - 3)
其中：
EOT：有效氧化物厚度，
TOX：氧化物厚度，
K：材料的介电常数
C.消除多晶硅耗尽：金属栅极
在多晶硅和栅极氧化物的界面处形成耗尽区。随着器件尺寸的不断缩小，这种多晶硅的损耗会变大，等效氧化物厚度的较大部分将限制栅极氧化物的电容。多晶硅耗尽的负面影响是由于反型层电荷密度的降低和器件性能的下降。因此，除了栅极氧化物的厚度之外，多晶硅耗尽层的厚度也需要最小化。
此外，由于诸如阈值电压钉扎和光子散射之类的效应，多晶硅栅极也可能与高K电介质不兼容，这使得难以获得低阈值电压并降低沟道的迁移率。
消除多晶硅耗尽效应的一种解决方案是使用金属栅极代替多晶硅栅极。金属栅极不仅可以消除多晶硅耗尽效应，而且还可以使用高K电介质。
英特尔首次采用高K介电和金属栅极技术推出了45纳米节点。NMOS和PMOS使用不同的金属，因为NMOS和PMOS需要不同的功函数。
晶体管工艺流程始于高K电介质和虚拟多晶硅的沉积。在高温退火工艺之后，沉积并抛光层间电介质以暴露多晶硅。然后，去除伪多晶硅。最后，在栅极沟槽中沉积PMOS，然后沉积NMOS功函数金属。
创新的结构
对于常规的MOS结构，随着沟道长度的缩小，栅极不能完全控制沟道，这是不希望的。其影响之一是导致从漏极到源极的更多亚阈值泄漏，从功耗的角度来看，这是不好的。在传统的MOS中，栅极不能控制泄漏路径，该泄漏路径与栅极之间的距离很远。可以使用各种MOS结构来改善这一点，这些结构允许晶体管的缩放超出常规MOS缩放限制。在本节中，我们将讨论两个新的MOS结构，即SOI和FinFET。两种结构的主要目的是使栅极至沟道电容最大，并使漏极至沟道电容最小。
A.绝缘体上硅（SOI）：
常规MOS结构与SOI MOS结构之间的主要区别在于SOI器件具有掩埋氧化物层，该掩埋层使主体与衬底隔离。如图7所示，SOI晶体管是一个planner设备。
除了起始硅晶片之外，SOI MOS的制造工艺与体MOS（常规MOS）工艺相似。SOI晶圆具有三层；1.硅薄表面层（形成晶体管的地方）。2.绝缘材料的底层。3.支撑或“处理”硅晶片。
掩埋氧化物层背后的基本思想是，它将减少寄生结电容。寄生电容越小，晶体管工作的速度就越快。提供更高的性能。由于BOX层，没有多余的泄漏路径远离栅极。这导致较低的功耗。
根据操作过程中薄体的状况，SOI器件可分为部分耗尽（PD）SOI和完全耗尽（FD）SOI。与PD SOI相比，FD SOI具有非常薄的自身结构，因此在运行过程中自身已完全耗尽。此FD SOI也称为超薄型SOI。对于PD SOI，主体的厚度为50 nm至90 nm。而对于FD SOI，主体的厚度约为5纳米至20纳米。
SOI设备的优势：
由于氧化层隔离，漏极/源极的寄生电容降低了。因此，与批量CMOS相比，该器件的延迟和动态功耗更低。
由于具有氧化层，与体CMOS相比，阈值电压对背栅偏置的依赖性较小。这使SOI器件更适合低功耗应用。
SOI器件的亚阈值特性更好，因此漏电流更小。
SOI设备没有闩锁问题。
SOI设备的缺点：
PD SOI设备的缺点之一是它们受历史影响。在PD SOI中，随着物体变厚，浮体变得明显。因此，人体电压取决于设备的先前状态。该浮体电压可以改变器件的阈值电压。这可能会导致两个相同晶体管之间的严重失配。
SOI器件的另一个问题是自热。在SOI器件中，有源薄膜位于氧化硅上，氧化硅是很好的绝热材料。在操作过程中，有源区消耗的功率无法轻易耗散。结果，薄体的温度升高，这降低了器件的迁移率和电流。
FD SOI的挑战之一是制造薄型SOI晶圆的困难。
B.FinFET:
台积电前首席技术官和伯克利大学教授胡正明及其团队在1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FD SOI）的概念。这两种结构的主要原理是薄体，因此栅极电容更接近整个沟道。身体非常薄，大约10nm或更短。因此，没有远离栅极的泄漏路径。浇口可以有效地控制泄漏。
他们提出的FinFET的基本结构将是一个由多个沟道的一侧控制的沟道。双门结构之一如图8所示。
现代FinFET是3D结构，如图9所示，也称为三栅晶体管。FinFET可以在体硅或SOI晶圆上实现。这种FinFET结构由基板上硅体的薄（垂直）鳍片组成。闸门缠绕在沟道周围，可从沟道的三个侧面进行出色的控制。这种结构之所以称为FinFET，是因为其Si体类似于鱼的背鳍。
在批量MOS（计划MOS）中，沟道是水平的。在FinFET沟道中时，它是垂直的。因此，对于FinFET，沟道的高度（Fin）决定了器件的宽度。沟道的理想宽度由公式4给出。
Width of Channel = 2 X Fin Height + Fin Width (Equation-4)
FinFET的驱动电流可以通过增加沟道的宽度（即通过增加Fin的高度）来增加。我们还可以通过构建如图10所示的连接在一起的多个平行鳍来增加器件驱动电流。这意味着对于FinFET，任意沟道宽度都是不可能的，因为它总是鳍高度的倍数。因此，设备的有效宽度变得量化了。在planner设备中，可以通过更改沟道宽度自由选择设备的驱动强度。
在传统的MOS中，将掺杂物插入到沟道中，以减少各种SCE并确保高Vth。在FinFET中，栅极结构包裹在沟道周围，并且主体很薄，提供了更好的SCE，因此沟道掺杂成为可选的。这意味着FinFET受掺杂剂引起的变化的影响较小。低沟道掺杂还确保了沟道内部载流子的更好迁移性。因此，更高的性能。在这里注意到的一件事是FinFET和SOI技术都引入了“主体厚度”作为新的缩放参数。
FinFET技术提供了优于块CMOS的众多优势，例如，给定晶体管占位面积的驱动电流更高，因此具有更高的速度，更低的泄漏，更低的功耗，无随机的掺杂波动，从而使晶体管的迁移率和缩放度超过了28nm，而台积电也更将这个晶体管技术应用到其5nm芯片上。
接下来是什么？
FinFET和SOI结构均具有更好的栅极控制和较低的阈值电压，且泄漏较少。但是，当我们移到较低的技术节点（例如10nm节点以下）时，泄漏问题再次开始。这导致许多其他问题，例如阈值平坦化，功率密度增加和散热。FinFET结构在散热方面效率较低，因为热量很容易积聚在鳍片上。与其他设计规则（例如可制造性设计）不同，这些担忧可能会导致一类新的设计规则-散热设计。
随着这些设备接近其极限，行业正在努力合作以提供潜在的解决方案，包括修改设备结构，用新材料替换现有的硅材料。其中包括碳纳米管（CNT）FET和GAA等都是当前的热们选择。